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浮点单元 - 符合IEEE 754

浮点单元 - 符合IEEE 754

细节

类别:协处理器,加密核心

创建:2001年9月25日

更新:2020年1月27日

语:verilog.

其他项目属性

发展状况:稳定的

符合惠币兼容:

汉语版:N / A.

执照:N / A.

描述

这是一个精密浮点单元。它是完全IEEE 754兼容的。它目前可以执行添加/子,MUL和划分操作,以及整数到浮点和浮点数到整数转换。它支持四种舍入模式:舍入到最近,甚至舍入到零,舍入到+ INF和圆形到-inf。

现在还有一个单独的FP比较单位。它位于FPU / FCMP目录中。

动机

- 100%IEEE 754兼容浮点单元
- 可由OR1K CPU使用
- 扩展核心的选项
- 自由 !

兼容性

据我所知,FPU是100%IEEE 754兼容。我跑过14mil。测试向量,它可以在John R. Hauser使用Softfloat库生成,可以在:http://www.jhauser.us/arrometic/softfloat.html.。测试图案发生器包含在分布中。

表现

- 单周期执行
- 4阶段管道

实施核心

很难分区这款复杂的硬件以获得最佳的管道衬里。因此,您需要一个具有“退休”功能的合成工具,以获得最佳效果。

实际添加/子,乘法和划分核心必须在primitives.v文件中替换,或者您的合成工具必须能够为您综合它们。我将来可能会解决这个问题。

地位

- 发布了第二个版本的核心。释放附带也是测试台和测试模式发生器。
- 除了错误修复之外,我不会在不久的将来对核心作出更多工作。
- 可以通过CVSWEB或通过CVSGET从Opencores CVS下载核心(使用FPU进行模块名称)

需要做的事情

- 添加剩余的函数
- 预测领先的零,以提高柱归一化单元的性能

更改日志

- 9/16/00 ru添加了FP比较单位
- 9/15/00 ru添加了int浮动并漂浮到int转换
- 9/15/00 ru固定文件
- 9/13/200 ru初始版本



此IP核心由以下内容提供:

www.asics.ws - 您的ASIC / FPGA的解决方案 -

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