在DDR5时代提高内存性能：DDR培训模式的介绍

Cadence Design Systems最近发布TSMC N5工艺上的DDR5和LPDDR5 DRAM内存标准的硅验证IP。

新的多标准IP针对数据中心，存储，人工智能/机器学习（AI / ML）和超高音计算等应用。支持DDR5和LPDDR5协议使新IP可以用于具有不同DRAM要求的产品中的单芯片解决方案。

Cadence的LPDDR PHY IP框图。图片由韵律

DDR5凭借其高数据速率，预计到2024年将占据全球DRAM市场高达43%的份额SK海力士。实现DDR5高数据速率的关键技术之一是决策反馈均衡（DFE）。

在本文中，我们将介绍另一种重要的技术，即DDR校准概念，可以实现此内存接口的最佳性能。

T-Branch拓扑

我们通常需要使用多个内存芯片来增加系统的内存容量。在这些情况下，连接策略可能会对最终的内存性能产生重大影响。一种选择是下面所示的t分支连接。

DDR布局和路由的双T架构。图片礼貌奥腾

使用这种配置通常与DDR2芯片一起使用，CLK /命令/地址行被路由到中心点，然后从该中心节点分发到不同的DRAM芯片。这允许我们在与系统中的不同内存芯片通信时，为CLK /命令/地址行具有匹配的跟踪长度。

CLK/命令/地址信号具有几乎相同的传播延迟，简化了设计过程。然而，t支路拓扑增加了这些信号线的容性负载。

拓扑

另一种解决方案是采用DDR3和新一代DDR技术的飞越拓扑。当从控制器到DRAM芯片的路由时钟、命令和地址线时，“飞越”拓扑包含了雏菊链结构。如下所示。

飞行拓扑。图片礼貌奥腾

注意，数据(DQ)和频闪信号(DQS)以星形配置连接，就像t分支连接的情况一样。通过飞行配置，我们可以更容易地处理增加的电容负载，因为信号到达不同的DRAM芯片的时间略有不同。

由于信号遇到DRAM芯片的输入电容略微不同，因此整体电容负载显示为对这些信号的分布式负载。因此，对于给定的系统存储器容量，有效地减少了电容负载，因此，提高了信号完整性和数据速率。

这种技术的缺点是，与具有更短的点对点连接的数据和频闪灯信号相比，菊花链接的控制和地址信号经历更大的延迟。此外，控制信号和地址信号在不同的时间到达不同的dram。在超过1ghz的速度下，这些时间偏差使得满足信号设置/保持时间要求变得非常具有挑战性。

要解决此问题，高带宽内存接口，如DDR4和DDR5，采用培训模式来测量PCB迹线的时间偏差。具有时间偏斜，控制器可以向从控制器驱动到DRAM的数据信号的适当延迟，使得数据到达关于命令和地址信号的良好定时关系。

这些培训模式之一是写入升级。

写水平

对于可靠的写操作，频闪信号(DQS)的边缘应该在时钟边缘的预定义范围内。与具有更短的点对点连接的频闪信号相比，具有菊花链的时钟信号具有更大的延迟。为了使这两个信号对齐，DDR3和较新的DDR代提供写水平训练模式。

在这种模式下，在设备初始化期间发生这种模式，控制器不断向特定DRAM发送选通信号。当DRAM接收到选通信号时，它采样时钟信号并将其值返回到控制器上的数据总线上。

在写入调平的开始时，返回值为零，因为时钟信号遇到更大的延迟。控制器将越来越多地延迟DQS信号，直到控制器在数据总线上观察到从零到一个转换。此时，控制器将锁定此校准的延迟设置并将其用于将来写入操作。

当执行写操作时，控制器将给数据和频闪灯信号引入这种延迟。这种去偏将使数据和控制信号以适当的时间到达DRAM输入。写水平训练模式如下图所示。

描述写级别的前后影响的时序图。图片礼貌NXP

请注意，不同的DRAM芯片之间时钟和DQ之间的偏斜不一样。因此，应该对系统中的每个DRAM执行写入级别。

培训DDR5的模式

DDR5支持多种不同的训练模式，这些模式对其高数据速率能力有重要影响。除了上面讨论的写水平，DDR5还包括新的读序言训练模式、命令/地址训练模式和芯片选择训练模式。DDR5还具有新的功能，以弥补无与伦比的DQ-DQS接收器架构，进一步实现更快的数据速率。

与DDR5读取训练相关联的数据模式包括默认可编程串行模式，简单的时钟图案和线性反馈移位寄存器（LFSR） - 生成的模式，其可以用于在处理DDR5高数据时具有更强大的时序距离费率。